[기초회로test(실험) ] RS래치와D래치플립플
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작성일 20-12-25 02:32
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RS래치와D래치 test(실험) 과 플립플 test(실험) 에 대한 예비 test(실험) 보고서입니다. 이 때 앞의 gated RS 플립플롭을 마스터 플립플롭, 뒤의 gated RS 플립플롭을 슬레이브 플립플롭이라고 부르는데, 이는 슬레이브의 Q 값이 마스터의 Q 값을 그대로 따르게 되기 때문에 붙은 이름이다.
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RS래치와D래치플립플
1. 학번, 이름
2. 題目(제목): experiment(실험)9. RS 래치와 D래치, experiment(실험)10. 플립플롭
3. experiment(실험) 목적
4. 사용부품 및 사양
5. 회로도 및 모의 experiment(실험)
experiment(실험) 9
experiment(실험) 10
6. 검토
1) 기본 RS 플립플롭
2) 게이트를 가진 RS 플립플롭 (gated RS flip-flop)
3) RS 마스터-슬레이브 플립플롭 (RS master-slave flip-flop)
3) JK 마스터-슬레이브 플립플롭 (JK master-slave flip-flop)
3) RS 마스터-슬레이브 플립플롭 (RS master-slave flip-flop)
그림 3과 같이 두 개의 gated RS 플립플롭을 앞 뒤로 연결하여 앞의 플립플롭의 Q, 를 뒤의 플립플롭의 S, R 입력으로 사용하도록 한 것이 RS 마스터-슬레이브 플립플롭이다. 실험목적과 사용부품, 회로도 및 모의실험 내용과 관련 이론을 정리한 자료입니다.RS래치와D래치플립플 , [기초회로실험] RS래치와D래치플립플공학기술레포트 ,
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레포트/공학기술
[기초회로test(실험) ] RS래치와D래치플립플
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설명
다. 한편, 마스터의 clock 신호와 슬레이브의 clock 신호는 서로 반대로 입력되도록 설계되어 있따 마스터-슬레이브 플립플롭 전체의 clock 신호인 마스터의 clock 신호 T가 1일 때를 생각해보자. 이 때 슬레이브의 clock 신호는 0이므로 슬레이브는 마스터와 분리되게 되며, 마스터는 외부의 S, R 입력에 따라 새로운 상태를 취하게 된다 마스터-슬레이브 플립플롭 전체의 clock 신호가 1에서 0으로 변하게 되면, 마스터는 외부와 단절되고 슬레이브는 마스터의 상태를 복사하게 된다 마스터는 입력 플립플롭, 슬레이브는 출력 플립플롭이라고 할 수 있는데, 결국 마스터-슬레이브 전체는 T = 1 일 때 외부 입력을 받아 들여 T = 0 일 때 그에 해당하는 상태의 Q 값을 출력하게 된다
그림 …(drop)
RS래치와D래치 실험과 플립플 실험에 대한 예비 실험보고서입니다. test(실험) 목적과 사용부품, 회로도 및 모의test(실험) 내용과 관련 이론(理論)을 요점한 자료입니다.
